简单RAM读写控制代码设计Verilog代码ISE仿真

名称：简单RAM读写控制代码设计Verilog代码ISE仿真

软件：ISE

语言：Verilog

代码功能：简单RAM读写控制代码

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

1.工程文件

2.Testbench

3.仿真图

Write部分

地址0~127均覆盖

Read部分

地址0~127均覆盖

部分代码展示:

module?lab08(
wr_clk,wr_en,wr_addr,wr_dat8,rd_clk,rd_en,rd_addr,rd_dat8
????);
input?wr_clk,wr_en,rd_clk,rd_en;
input[7:0]?wr_dat8;
input[6:0]?wr_addr,rd_addr;
output[7:0]?rd_dat8;
reg[7:0]?rd_dat8;
reg[7:0]?ram[127:0];
always@(posedge?wr_clk)
if(wr_en)

点击链接获取代码文件：http://www.hdlcode.com/index.php?m=home&c=View&a=index&aid=1151