UART串口通信设计VHDL代码modelsim仿真

名称：UART串口通信设计VHDL代码modelsim仿真

软件：modelsim

语言：VHDL

代码功能：UART串口通信仿真

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

1.程序文件

2.Testbench文件

3.Modelsim仿真

波特率模块仿真

发送模块仿真

接收模块仿真

部分代码展示:

LIBRARY?ieee;???????????????????????????????????????????????
USE?ieee.std_logic_1164.all;????????????????????????????????
--testbench
ENTITY?uart_vhd_tst?IS
END?uart_vhd_tst;
ARCHITECTURE?uart_arch?OF?uart_vhd_tst?IS
--?constants?????????????????????????????????????????????????
--?signals?????
--例化波特率发生模块??????????????????????????????????????????????
???COMPONENT?baud_rate_gen?IS
??????PORT?(
?????????clk_50m??:?IN?STD_LOGIC;
?????????rxclk_en?:?OUT?STD_LOGIC;
?????????txclk_en?:?OUT?STD_LOGIC
??????);
???END?COMPONENT;
???
--例化接收模块???
???COMPONENT?receiver?IS
??????PORT?(
?????????rx???????:?IN?STD_LOGIC;
?????????clk_50m??:?IN?STD_LOGIC;
?????????clken????:?IN?STD_LOGIC;
?????????data?????:?OUT?STD_LOGIC_VECTOR(7?DOWNTO?0)
??????);
???END?COMPONENT;
--例化发送模块???
???COMPONENT?transmitter?IS
??????PORT?(
?????????din??????:?IN?STD_LOGIC_VECTOR(7?DOWNTO?0);
?????????wr_en????:?IN?STD_LOGIC;
?????????clk_50m??:?IN?STD_LOGIC;
?????????clken????:?IN?STD_LOGIC;
?????????tx???????:?OUT?STD_LOGIC
??????);
???END?COMPONENT;

点击链接获取代码文件：http://www.hdlcode.com/index.php?m=home&c=View&a=index&aid=1136