仲裁器arbiter设计Verilog代码modelsim仿真

名称：仲裁器arbiter设计Verilog代码modelsim仿真

软件：modelsim

语言：Verilog

代码功能：仲裁器arbiter设计

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

1. 程序文件

2. Testbench

3. 程序编译

4. 仿真图

部分代码展示:

module?arbiter(
input?A_request,
input?B_request,
output?[1:0]?current_state
);
reg?[1:0]?state=2'd0;
parameter?grant_to_A=2'd0;
parameter?grant_to_neither=2'd1;
parameter?grant_to_B=2'd2;
always@(*)
case(state)
grant_to_A:
if(A_request)
state<=grant_to_A;
else
state<=grant_to_neither;
grant_to_neither:
if(A_request)
state<=grant_to_A;
else
if(B_request)
state<=grant_to_B;
else
state<=grant_to_neither;
grant_to_B:
if(B_request)
state<=grant_to_B;
else
state<=grant_to_neither;
default:;
endcase

点击链接获取代码文件：http://www.hdlcode.com/index.php?m=home&c=View&a=index&aid=1125